Arbeitsspeicher (Buch Seite47)
1.
Welche
Eigenschaften zeichnet ein Arbeitsspeicher aus (Aufgabe, Größe, Speicherart,
Anschluss)
·
Ist für das
Speichern von Daten während der Bearbeitung zuständig (unterstützt Prozessor)
·
Größe ist
entscheidend dafür welche Programme und welche Datenmengen verarbeitet werden
können
·
Besteht aus
dynamischen RAM-Bausteinen (DRAMs) speicher mit wahlfreien zugriff
·
Flüchtiger
Speicher (bei Spannungverlust à Datenverlust)
·
Werden auf dem
Motherboard in vorgesehene Slots gesteckt
2.
Was ist ein
Speichermodul und welche Arten gibt es? Erläutern Sie 4 Bauformen!
·
Ist eine
Leiterplatte, die mit oberflächenmontierten Speicher-ICs bestückt ist
·
Je nach
Technologie haben die Module unterschiedliche Anzahl von Kontakten
·
SPD-Chip mit
verbaut
·
Arten:
§
Single
Inline Memory Module (SIMM) EDO-RAM
-
Erste Ausführungen
waren 30-polig mit einer Speicherbreite von 8 bit
-
Wurden von
72-poligen mit einer Speicherbreite von 32 bit abgelöst
-
Werden nicht mehr
eingesetzt
-
Z.B.
EDO-RAM
§
Dual
Inline Memory Module (DIMM)
-
Datenbusbreite
von 64 bit
-
Wurden früher mit
SDR-RAM oder DDR-RAM
-
Werden heute nur
noch mit DDR2-RAM bzw. DDR3-RAM bestückt
-
Verschiedene
Anschlüsse, Bustakte und Spannungen
§
Small
Outline DIMM (SO-DIMM)
-
Ist eine
Sonderform die speziell in Laptops eingestzt wird
-
Stromsparend
-
Kleiner
-
Spezieller
§
Rambus
Inline Memory Modul (RIMM)
-
Sind
mit RD-Bausteinen bestückt
-
Arbeitet mit 16
Datenleitungen, auf denen auf jeder Taktflanke Daten übertragen werden können
DDR-Transfer)
-
Taktfrequenz 400
MHz
3.
Erläutern Sie den Begriff
DDR!
·
DDR heißt Double
Data Rate (doppelter Datensatz)
·
Datenübertragung
erfolgt auf der positiven und der negativen Flanke des Taktsignals
4.
Notieren Sie die
Aktuellen Kennwerte 3 moderner Speicherarten in einer Tabelle und erläutern Sie
diese!
Speicher-modul
|
Anzahl
der Anschluss-pins
|
Anzahl
Datenleitungen
|
Spannung
(Datenleitung)
|
Speicher-bustakt
|
Geschwindigkeits-klassen
|
Ohne
ECC
|
Mit
ECC
|
SDR-SDRAMM
|
168
|
64
|
72
|
3,3V
|
100
MHz
133
MHz
|
PC100
PC133
|
DDR-RAM
|
184
|
64
|
72
|
2,5V
2,6V
(!)
|
100
MHz
133
MHz
166
MHz
200
MHz
|
DDR200
(PC1600)
DDR266
(PC2100)
DDR333
(PC2700)
DDR400
(PC3200)
|
DDR2-RAM
|
240
|
64
|
72
|
1,8V
|
100
MHz
133
MHz
166
MHz
200
MHz
266
MHz
|
DDR2-400
(PC3200)
DDR2-533
(PC4300)
DDR2-667
(PC5300)
DDR2-800
(PC6400)
DDR2-1064
(PC8500)
|
DDR3-RAM
|
240
|
64
|
72
|
1,5V
|
100
MHz
133
MHz
166
MHz
200
MHz
|
DDR3-800
(PC6400)
DDR3-1066
(PC8600)
DDR3-1333
(PC10600)
DDR3-1600
(PC12800)
|
RD-RAM
|
184
|
16
|
18
|
2,5V
|
300
MHz
400
MHz
|
PC600
PC800
|
Timing
Zugriffszeit auf RAM-Speicherzellen
wird maßgeblich von folgenden Faktoren bestimmt:
Die Einstellung der Faktoren CAS
Latency, Row-to-Column Delay und Precharge Delay bezeichnet man als
Speicher-Timing.
Ø RAS-to-CAS Delay
·
Ansteuerung einer
Speicherzelle erfolgt über eine Zeilen- und eine Spaltenadresse
·
Zur
Anschlusseinsparung werden heutzutage beide Adressen hintereinander über
gleiche Leitung des Adressbusses übermittelt (erst Zeilenadresse, dann
Spaltenadresse
·
Adressen liegen
einige Taktzyklen auseinander , um sie eindeutig voneinander unterscheiden zu
können
Ø CAS Latency
·
Nach Übermittlung
der beiden Adressen vergehen weitere Taktzyklen bevor der Inhalt der
entsprechenden Speicherzelle an den Datenleitungen anliegt
Ø Precharge Delay
·
Bevor der nächste
Lesezyklus beginnen kann, benötigt der Baustein eine Erholzeit von weiteren
Takten
- Aufgrund endlicher
Ausbreitungsgeschwindigkeit elektrischer Signale sowie der Reaktionszeit
elektronischer Komponenten sind der Entwicklung (Verkürzung der Faktoren)
physikalischen Grenzen gesetzt.
- Timing ist abhängig vom verwendeten
Speichertyp und kann meist im Bios eingestellt werden (manuell oder Automatisch
erkennen lassen)
- Änderungen des Timings führen meist
zu unkontrollierten Systemabstürzen
- Einstellung eines optimalen
Speichertimings erfolgt automatisch auf den Wert By SPD (Serial Presence Detect
-> Reihe Anwesenheit erfassen)
- Verwendung von neuen Speichertypen
mit anderem Timing setzt voraus das siese vom Bios und Motherboard untrstützt
werden
Speicherorganisation
Paritätsprüfung
und ECC
Paritätsprüfung
ist ein Prüfverfahren mit dessen man Fehler bei Datenübertragungen erkennen
kann. Paritätsprüfungen setzt man beim Arbeitsspeicher und bei Festplatten ein.
Sinn
und Zweck ist es dabei zu verhindern dass der Rechner mit fehlerhaften Daten
arbeitet. Bei der Paritätsprüfung wird nur erkannt, dass ein Fehler
vorliegt und dann der Rechner angehalten.
Eine
Korrektur der fehlerhaften Daten kann nicht erfolgen. Die Korrektur erfolgt
bei der Weiterentwicklung, dem ECC (Error Checking and Correcting).
Dabei wird beim Speicher intern durch ein Prüfverfahren erkannt wie der
Speicherwert lauten müsste und dann korrigiert.
Sollte
der Schaden zu schwer sein und eine Korrektur nicht mehr möglich sein, so wird
wie bei der Paritätsprüfung der Rechner angehalten.
|
Ungerade Parität
|
Gerade Parität
|
Schritt 1
|
Das
Paritätsbit wird auf 1 gesetzt, oder eingeschaltet, wenn das zugehörige
Datenbyte eine gerade Anzahl von Einsen enthält. Andernfalls wird das
Paritätsbit auf 0 gesetzt
|
Das
Paritätsbit wird auf 1 gesetzt, oder eingeschaltet, wenn das zugehörige
Datenbyte eine ungerade Anzahl von Einsen enthält. Andernfalls wird das
Paritätsbit auf 0 gesetzt
|
Schritt 2
|
Das
Paritätsbit wird mit den zugehörigen 8 Datenbits in den Speicher (DRAM)
geschrieben
|
Das
Paritätsbit wird mit den zugehörigen 8 Datenbits in den Speicher (DRAM)
geschrieben
|
Schritt 3
|
Bevor
die Daten an die CPU gesendet werden, werden sie durch die Paritätsprüfung
abgefangen.
Ergibt die Paritätsprüfung eine ungerade
Anzahl gelten die Daten als gültig. Das Paritätsbit wird von den Daten
entfernt und die 8 Datenbits werden an die CPU übergeben.
Ergibt die Paritätsprüfung eine gerade
Anzahl von Einsen gelten die Daten als ungültig und es wird ein
Paritätsfehler generiert.
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Bevor
die Daten an die CPU gesendet werden, werden sie durch die Paritätsprüfung
abgefangen.
Ergibt die Paritätsprüfung eine gerade
Anzahl gelten die Daten als gültig. Das Paritätsbit wird von den Daten
entfernt und die 8 Datenbits werden an die CPU übergeben.
Ergibt die Paritätsprüfung eine ungerade
Anzahl von Einsen gelten die Daten als ungültig und es wird ein
Paritätsfehler generiert.
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